第1章 实时数字信号处理与DSPs芯片

1.1 实时数字信号处理

1.1.1 实时数字信号处理对DSPs的要求

1.1.2 DSPs处理器与模拟信号处理电路的比较

1.1.3 DSPs处理器与通用处理器的比较

1.1.4 DSPs的性能指标

1.2 DSPs的发展历史

1.2.1 初期的DSP结构和第一代DSPs产品

1.2.2 增强的第二代DSPs

1.2.3 第三代DSPs的创新设计

1.2.4 当今DSP技术的新特点和应用领域

1.3 TI公司的DSPs及开发环境、工具

1.3.1 TI的CCS开发工具

1.3.2 MATLAB DSP模块对TI DSPs的支持

1.3.3 LabView DSP模块对TI DSPs的支持

思考题1

第2章 中央处理单元的基本结构

2.1 TMS320C62x和TMS320C67x系列中央处理单元的基本结构

2.2 数据通路

2.2.1 通用寄存器组

2.2.2 功能单元

2.2.3 存储器读取／存储数据通路

2.2.4 数据寻址通路

2.2.5 寄存器组交叉通路

2.3 控制寄存器组

2.3.1 AMR、CSR

2.3.2 IFR、ISR、ICR、IER、ISTP、IRP

2.3.3 PCE1

思考题2

第3章 程序和数据存储器结构

3.1 程序和数据存储器的基本结构

3.2 程序存储器控制器

3.3 片内程序存储器

3.3.1 映射模式

3.3.2 cache使能模式

3.3.3 cache冻结模式

3.3.4 cache旁路模式

3.4 数据存储器控制器

3.5 片内数据存储器

3.6 片外程序和数据存储器

思考题3

第4章 片外存储器接口（EMIF）

4.1 EMIF的功能和接口信号

4.2 EMIF的寄存器

4.2.1 GBLCTL

4.2.2 CECTLn

4.2.3 SDCTL、SDTIM

思考题4

第5章 EMIF与SDRAM的接口和地址分配

5.1 TMS320C6201/6701 EMIF与SDRAM接口的设计原理

5.1.1 SDRAM的特点和TMS320C6201/6701支持的类型

5.1.2 EMIF与SDRAM接口信号和说明

5.2 SDRAM（MT48LC4M16A2）的工作原理、主要参数和时序

5.2.1 SDRAM器件MT48LC4M16A2简介

5.2.2 MT48LC4M16A2的读操作

5.2.3 MT48LC4M16A2的写操作

5.2.4 MT48LC4M16A2的刷新操作

5.2.5 MT48LC4M16A2的初始化

5.3 EMIF与MT48LC4M16A2的实际接口电路和地址配置

5.4 EMIF与MT48LC4M16A2接口时序的计算

5.4.1 TMS320C6201/6701对SDRAM输出数据的时序计算

5.4.2 TMS320C6201/6701由SDRAM输入数据的时序计算

5.5 EMIF与MT48LC4M16A2对MT48LC4M16A2接口的寄存器配置

5.5.1 GBLCTL的设置

5.5.2 CECTLn的设置

5.5.3 SDCTL的设置

5.5.4 SDTIM的设置

5.6 EMIF对MT48LC4M16A2接口的初始化程序

5.7 MT48LC4M16A2的工作电源、复位、功耗和体积

思考题5

第6章 EMIF与SBSRAM的接口和地址分配

6.1 TMS320C6201/6701 EMIF与SBSRAM接口的设计原理

6.1.1 EMIF与SBSRAM的接口特点

6.1.2 EMIF与SBSRAM接口信号

6.2 SBSRAM（MT58L256L32P）的工作原理、主要参数和时序

6.2.1 SBSRAM器件MT58L256L32P简介

6.2.2 MT58L256L32P的操作模式

6.3 TMS320C6201/6701与MT58L256L32P的实际接口电路和地址配置

6.4 EMIF与MT58L256L32P接口时序和计算

6.4.1 TMS320C6201/6701对SBSRAM输出数据的时序计算

6.4.2 TMS320C6201/6701对SBSRAM输入数据的时序计算

6.5 EMIF、MT48LC4M16A2与MT58L256L32P接口的寄存器配置

6.5.1 GBLCTL的设置

6.5.2 CECTL0的设置

6.6 EMIF与MT58L256L32P接口的初始化程序

6.7 MT58L256L32P的工作电源、复位、功耗和封装

思考题6

第7章 EMIF与异步存储器的接口和地址分配

7.1 TMS320C6201/6701 EMIF与异步存储器接口的设计原理

7.1.1 TMS320C6201/6701 EMIF与异步存储器接口信号

7.1.2 TMS320C6201/6701 EMIF支持的异步存储器模式

7.2 异步存储器（AM29LV160DB）的工作原理、主要参数和时序

7.2.1 AM29LV160DB简介

7.2.2 AM29LV160DB的工作模式和通用命令

7.3 EMIF与AM29LV160DB的接口逻辑和地址分配

7.4 EMIF与AM29LV160DB的接口时序和计算

7.4.1 DSPs和AM29LV160DB相关时间参数

7.4.2 读周期时间参数的计算

7.4.3 写周期时间参数的计算

7.5 EMIF与AM29LV160DB接口的寄存器配置

7.5.1 GBLCTL的设置

7.5.2 CECTL1的设置

7.6 EMIF与AM29LV160DB接口的初始化程序相关程序

7.7 AM29LV160DB的操作电源、复位、功耗和封装

思考题7

第8章 EMIF与FIFO的接口和地址分配

8.1 TMS320C6201/6701 EMIF与FIFO接口的设计原理

8.2 FIFO（CY7C4245-10ASC）的工作原理、主要参数和时序

8.2.1 CY7C4245-10ASC简介

8.2.2 CY7C4245-10ASC的读／写操作

8.2.3 CY7C4245-10ASC的标志操作

8.3 EMIF与FIFO（CY7C4245-10ASC）的接口逻辑和地址分配

8.4 TMS320C6201/6701与CY7C4245-10ASC接口的寄存器配置

8.5 FIFO的操作电源、功耗和封装

思考题8

第9章 直接存储器访问（DMA）

9.1 DMA控制器的基本结构和功能特点

9.2 DMA配置寄存器

9.3 DMA的数据传输过程

9.3.1 DMA自动初始化

9.3.2 DMA运行模式控制

9.3.3 DMA通道重载寄存器

9.4 DMA的操作方式

9.4.1 同步触发DMA传输

9.4.2 通道分裂操作

9.4.3 资源仲裁与优先级配置

思考题9

第10章 中断控制器（Interrupt Controllor）

10.1 TMS320C6201/6701中断类型和优先权

10.2 中断控制寄存器组

10.2.1 CSR中的中断控制位

10.2.2 IER、IFR、ISR、ICR、ISTP、IRP、NRP

10.2.3 中断服务表（IST）

10.3 中断的响应和返回过程

10.3.1 复位（RESET）

10.3.2 非屏蔽中断（NMI）与可屏蔽中断（INT4～INT15）

10.4 中断嵌套

10.5 陷阱

思考题10

第11章 流水线

11.1 TMS320C6201/6701流水线的基本结构

11.2 流水线运行注意事项

思考题11

第12章 DSPs主机端口（HPI）的原理及应用

12.1 HPI的结构

12.2 HPI的信号

12.2.1 数据总线HD［15:0］

12.2.2 访问控制选择信号HCNTL［1:0］

12.2.3 半字识别选择信号

12.2.4 地址选通输入信号

12.2.5 选通信号

12.2.6 字节使能位HBE［1:0］

12.2.7 读／写选择信号HR/W

12.2.8 准备信号HRDY

12.2.9 主机中断信号HINT

12.3 HPI寄存器

12.3.1 HPI数据（HPID）寄存器

12.3.2 HPI地址（HPIA）寄存器

12.3.3 HPI控制（HPIC）寄存器

12.4 HPI的存取操作

12.5 HPI的自举（boot）加载操作

12.6 HPI应用实例

12.6.1 双DSPs的连接

12.6.2 主从DSPs的启动

思考题12

第13章 片内外部设备

13.1 多通道缓冲串口（McBSPs）

13.1.1 TMS320C6201/6701多通道缓冲串口的技术特性

13.1.2 多通道缓冲串口的接口信号

13.1.3 多通道缓冲串口的寄存器

13.1.4 数据的发送与接收

13.2 通用定时器（Timers）

13.2.1 TMS320C6201/6701通用定时器基本技术特性

13.2.2 通用定时器的运行

第14章 DSPs芯片模式、时钟、电源及相关技术

14.1 端格式、芯片模式

14.1.1 端格式配置

14.1.2 芯片模式配置概述

14.2 电源系统设计

14.2.1 加电次序设计

14.2.2 供电系统设计

14.2.3 Power-Down模式

14.3 时钟电路

14.4 Reset

14.4.1 RESET电路

14.4.2 系统复位时间的确定

14.5 BGA封装与焊接

14.6 TMS320C6201/6701电源去耦合电容和地线

14.7 TMS320C6201/6701的散热

14.8 DSPs的JTAG调试接口

思考题14

第15章 前端信号处理技术及ADC

15.1 信号前端处理中的截止频率、采样频率、采样分辨率的关系

15.2 模拟信号和ADC的极性

15.2.1 单极性模式的ADC输入端

15.2.2 差分模式的ADC输入端

15.2.3 准差分模式的ADC输入

思考题15

第16章 指令、算法标准和DSP BIOS的工程性

16.1 TMS320C62x和TMS320C67x指令概述

16.1.1 指令的格式与并、串行操作规则

16.1.2 寻址方式

16.2 TI DSP算法标准（XDAIS）

16.2.1 XDIAS的工程概念

16.2.2 Ti通用算法标准的特征和4层编程规范

16.2.3 XDAIS的主要规则和建议

16.2.4 DSPs的软件工程模块

16.3 TI DSP上的实时操作系统内核DSP/BIOS

16.3.1 DSP/BIOS的版本及提供形式

16.3.2 DSP/BIOS的5个功能模块

16.3.3 DSP/BIOS的4类程序线程和优先级

16.3.4 线程类型的选择方法

16.3.5 任务线程的工作状态转换及调度说明

16.3.6 DSP/BIOS的3种协调机制

思考题16

第17章 利用CCS开发DSP程序

17.1 开发程序前的准备

17.1.1 安装TMS320 C6201/6701的硬件仿真设备

17.1.2 新建一个工程文件

17.1.3 向工程中添加各类文件

17.2 用CCS的基本工具开发DSP程序

17.2.1 使用基本调试工具

17.2.2 修改编译选项及更改语法错误

17.2.3 使用断点和观察窗口

17.2.4 使用文件输入／输出探针

17.2.5 使用图形工具显示图形

第18章 利用TMS320C6201/6701核心系统的定浮点运算程序的设计与分析

18.1 DSP的定、浮点表示方式

18.1.1 定点表示方式

18.1.2 IEEE标准的浮点数表示方式

18.2 定点小数乘法程序的设计与分析

18.2.1 定点小数乘法程序的设计

18.2.2 程序的运行分析（存储器、寄存器、单步运行方式）

18.3 64位整数加减法程序的设计与分析

18.3.1 64位整数加减法程序的设计

18.3.2 程序的运行分析

18.4 浮点运算程序的设计与分析

18.4.1 浮点乘除法运算程序的设计

18.4.2 程序的运行分析

第19章 利用TMS320C6201/6701核心系统的FFT运算程序的设计与分析

19.1 FFT运算的原理

19.2 FFT运算程序的设计

19.2.1 主程序

19.2.2 倒序子程序

19.2.3 FFT算法程序

19.3 程序的运行分析

19.3.1 设置断点

19.3.2 添加Watch Window观察变量

19.3.3 单步运行程序

19.3.4 添加View Graph比较输入输出波形

第20章 IIR和FIR数字滤波器程序的设计与仿真

20.1 数字滤波器的表示方法

20.2 IIR数字滤波器DSP程序的设计

20.3 用CCS对IIR数字滤波器程序进行仿真

20.4 FIR数字滤波器程序的设计

20.5 用CCS对FIR数字滤波器程序进行仿真

第21章 基于DSP/BIOS测试FIR数字滤波器程序

21.1 DSP/BIOS功能及其组件

21.1.1 DSP/BIOS实时库和API

21.1.2 DSP/BIOS的配置工具

21.1.3 DSP/BIOS插件——实时分析工具

21.2 DSP/BIOS测试模块——LOG

21.3 DSP/BIOS测试模块——STS

21.4 用DSP/BIOS模块测试FIR数字滤波器程序

21.4.1 创建关于FIR数字滤波器程序的DSP/BIOS工程文件

21.4.2 FIR数字滤波器程序添加DSP/BIOS模块函数

21.4.3 FIR数字滤波器程序添加DSP/BIOS模块对象

21.4.4 用统计观察窗观察FIR数字滤波器程序的统计数据

21.4.5 用Message Log显示FIR数字滤波器程序的统计信息

附录A TMS320F2812和ADSP-BF506F的CPU结构

A.1 The CPU's structure of TMS320F2812

A.1.1 Brief Descriptions

A.1.2 F2812 CPU Structure

A.1.3 Registers

A.1.4 External Memory Interface(XINTF)

A.1.5 FlashROM,SARAMs,and Boot ROM in Chip

A.1.6 Peripheral and Exterhal Interrupt Expansion(PIE)

A.1.7 PLL Clocking and Low-Power

A.1.8 General-Purpose Input/Output(GPIO)Multiplexerand peripherals in chip

A.2 The CPU's structure of ADSP-BF506F

A.2.1 Grief Description

A.2.2 the Core of Blackfin in the BF506F

A.2.3 the core clock(CCLK)and system peripheral clock(SCLK)

A.2.4 BOOT mode

附录B TMS320F2812和ADSP-BF506的存储器结构

B.1 TMS320F2812 memory structure and mode

B.1.1 F2812 Memory Map

B.1.2 XMP/MC# pin and MODE

B.2 ADSP-BF506F MEMORY ARCHITECTURE

B.2.1 BF506F Memory map

B.2.2 Internal(Core-Accessible)Memory

B.2.3 External(Interface-Accessible)Memory

B.2.4 I/O Memory Space

附录C TMS320F2812和ADSP-BF506F的中断结构

C.1 TMS320F2812 Interrupts

C.1.1 Interrupt sources

C.1.2 Flow of a Interrupt Request From a Peripheral to the CPU

C.1.3 Registers for interrupts

C.1.4 The Interrupt Vector

C.2 ADSP-BF506F's Event or Interrupt Control Mechanism

C.2.1 Two-level Interrupt Processing

C.2.2 Events and Sequencing

C.2.3 System Peripheral Interrupts

C.2.4 System Interrupt Processing

C.2.5 System Interrupt Controller Registers

附录D TMS320F2812和ADSP-BF506F的ADC结构

D.1 TM320F2812 ADC Module

D.1.1 ADC Module Function

D.1.2 ADC pins for external circuit

D.1.3 ADC Control,Status and Result Buffer Register

D.2 BF506F ADC AND ACM INTERFACE

D.2.1 The ADC control module(ACM)

D.2.2 Internal ADC

D.2.3 ADC Connected with Serial Interface and the Timing

附录E TMS320C62x/67x指令表

E.1 TMS320C62x/C67x定点指令集表

E.2 TMS320C67x浮点指令集表

附录F CCS指令操作与执行符号

附录G 本书程序代码

G.1 用于熟悉CCS基本操作的部分程序

G.2 FFT主程序及其子程序

G.3 IIR数字滤波器程序及其相关程序

G.4 FIR数字滤波器程序及其相关程序

G.5 基于DSP/BIOS的数字滤波器构造程序

附录H DSPs Main Words Dictionary

附录I TMS320C6701、TMS320F2812、ADSPBF506F实验电路照片

参考文献