1.1　关于EDA

第1章　绪论

1.2　关于VHDL

1.3　关于自顶向下的系统设计方法

1.4　关于应用VHDL的EDA过程

1.5　关于在系统编程技术

1.6　关于FPGA/CPLD的优势

1.7　关于VHDL的学习

第2章 VHDL入门

2.1　用VHDL设计多路选择器和锁存器

2.2　用VHDL设计全加器

3.1　实体（ENTITY）

第3章　VHDL程序结构

3.2　结构体（ARCHITECTURE）

3.3　块语句结构（BLOCK）

3.4　进程（PROCESS）

3.5　子程序（SUBPROGRAM）

3.5.1 函数（FUNCTION）

3.5.2　重载函数（OVERLOADED FUNCTION）

3.5.3　过程（PROCEDURE）

3.5.4　重载过程（OVERLOADED PROCEDURE）

3.6　库（LIBRARY）

3.7　程序包（PACKAGE）

3.8　配置（CONFIGURATION）

习题

第4章　VHDL语言要素

4.1　VHDL文字规则

4.2　VHDL数据对象

4.2.1 变量（VARIABLE）

4.2.2　信号（SIGNAL）

4.2.3　常数（CONSTANT）

4.3　VHDL数据类型

4.3.1　VHDL的预定义数据类型

4.3.2　IEEE预定义标准逻辑位与矢量

4.3.3　其它预定义标准数据类型

4.3.4　用户自定义数据类型方式

4.3.5　枚举类型

4.3.6　整数类型和实数类型

4.3.7　数组类型

4.3.8　记录类型

4.3.9　数据类型转换

4.4　VHDL操作符

4.4.1　操作符种类

4.4.2　逻辑操作符

4.4.3　关系操作符

4.4.4　算术操作符

习题

4.4.5　重载操作符

第5章　VHDL顺序语句

5.1　赋值语句

5.1.1　信号和变量赋值

5.1.2　赋值目标

5.2　流程控制语句

5.2.1　IF语句

5.2.2　CASE语句

5.2.3　LOOP语句

5.2.4　NEXT语句

5.2.5　EXIT语句

5.3　WAIT语句

5.4　子程序调用语句

5.5　返回语句（RETURN）

5.6　空操作语句（NULL）

5.7　其它语句和说明

5.7.1　属性（ATTRIBUTE）描述与定义语句

5.7.2　文本文件操作（TEXTIO）

5.7.3　ASSERT语句

5.7.4　REPORT语句

5.7.5　决断函数

习题

第6章　VHDL并行语句

6.1　进程语句

6.2　块语句

6.3　并行信号赋值语句

6.3.1　简单信号赋值语句

6.3.2　条件信号赋值语句

6.3.3　选择信号赋值语句

6.4　并行过程调用语句

6.5　元件例化语句

6.6　类属映射语句

6.7　生成语句

习题

7.1　行为描述

第7章　VHDL的描述风格

7.2　数据流描述

7.3　结构描述

习题

第8章　仿真

8.1　VHDL仿真

8.2　延时模型

8.2.1 固有延时

8.2.2　传输延时

8.3　仿真δ

8.4　仿真激励信号的产生

8.5　VHDL测试基准

8.6　VHDL系统级仿真

习题

第9章　综合

9.1　VHDL综合

9.2　有关可综合性的考虑

9.3　寄存器引入方法

9.3.1　容易发生的错误

9.3.2　常规寄存器的引入

9.3.3　具有时钟门控结构寄存器的引入

9.3.4　同步置位／复位功能的引入

9.3.5　异步置位／复位功能的引入

9.4　引入寄存器的有关技巧

9.5　三态门引入方法

9.6　资源共享

习题

第10章　有限状态机FSM

10.1　一般状态机设计

10.2　状态机的状态编码

10.3　状态机剩余状态处理

习题

第11章　数字滤波器设计

11.1　基于FPGA的数字滤波器优势

11.2.1　FIR滤波器结构与原理简要

11.2　FIR数字滤波器设计

11.2.2　FIR滤波器设计方案确定

11.2.3　FIR滤波器主系统设计

11.2.4　FIR滤波器附加功能实现

11.3　IIR数字滤波器设计

11.3.1　IIR滤波器设计方案

11.3.2　IIR滤波器的实现

习题

第12章　VHDL设计平台使用向导

12.1　ispVHDL使用向导

12.1.2　ispVHDL设计套件介绍

12.1.1　ispLSI系列介绍

12.1.3　ispVHDL设计向导

12.2　Altera MAX+plus Ⅱ VHDL使用向导

12.3　MAX+plus Ⅱ与Synplify接口

12.4　Xilinx Foundation VHDL使用向导

12.4.1　Foundation设计流程

12.4.2　VHDL输入方式设计向导

习题

第13章　VHDL设计实践与实验

13.1　8位并行预置加法计数器设计

实验习题

13.2　位宽可预置中断处理器

13.3　静态随机存储器（SRAM）设计

实验习题

实验习题

13.4　堆栈设计

实验习题

13.5　8位硬件加法器设计

实验习题

13.6　8位硬件乘法器设计

实验习题

13.7　乒乓球游戏电路设计

实验习题

13.8　序列检测器设计

13.9　正负脉宽数控调制信号发生器设计

实验习题

实验习题

13.10　“梁祝”乐曲演奏电路设计

实验习题

13.11　RS232通信方式控制电子琴

实验习题

13.12　数字频率计设计

实验习题

13.13　PC机、单片机、FPGA双向通信

实验习题

13.14　VGA显示器彩条信号发生器设计

实验习题

13.15　A/D采样控制器设计

实验习题

13.16　D/A接口电路与波形发生器设计

实验习题

13.17　MCS-51单片机与CPLD接口逻辑设计

13.17.1 总线方式

13.17.2　独立方式

实验习题

13.18　PS/2键盘接口逻辑设计

13.19　7段LED译码显示电路设计

实验习题

第14章　电子设计竞赛实例介绍

14.1　多功能等精度频率计

14.1.1　测频原理

14.1.2　测频专用模块工作原理和设计

14.1.3　频率计功能模块的VHDL描述

14.1.4　测频主系统实现

14.1.5　专用模块测试控制信号说明

14.2　电子设计竞赛开发板

实战习题

附录1 GW48型EDA实验开发系统使用介绍

附录2 一些FPGA和CPLD芯片引脚图