第1章 绪论

1.1 集成电路概述

1.1.1 集成电路的诞生和发展

1.1.2 我国集成电路的发展

1.1.3 集成电路的分类

1.2 SOC概述

1.2.1 SOC的分类

1.2.2 SOC涉及的关键技术

1.2.3 SOC设计流程

1.2.4 SOC技术的发展方向

1.3 VHDL与Verilog HDL

1.3.1 VHDL和Verilog HDL的相同点

1.3.2 VHDL和Verilog HDL的区别

1.3.3 学习VHDL和Verilog HDL的要点

1.4 开发平台Vivado

第2章 VHDL语言基础

2.1 引言

2.2 VHDL的基础知识

2.2.1 VHDL程序的结构

2.2.2 VHDL常用资源库中的程序包

2.2.3 VHDL的词法单元

2.2.4 数据对象和类型

2.2.5 表达式与运算符

2.3 VHDL结构体的描述方式

2.3.1 结构体的行为描述

2.3.2 结构体的RTL描述

2.3.3 结构体的结构化描述

2.4 结构体的子结构形式

2.4.1 进程

2.4.2 复杂结构体的多进程组织方法

2.4.3 块

2.4.4 子程序

2.5 顺序语句和并发语句

2.5.1 顺序语句

2.5.2 并发语句

2.6 VHDL中的信号和信号处理

2.6.1 信号的驱动源

2.6.2 信号的延迟

2.6.3 仿真周期和信号的δ延迟

2.6.4 信号的属性函数

2.6.5 带属性函数的信号

2.7 VHDL的其他语句

2.7.1 ATTRIBUTE（属性）描述与定义语句

2.7.2 断言（ASSERT）语句

2.7.3 TEXTIO

2.8 多值逻辑

2.8.1 三态数值模型

2.8.2 多值逻辑

2.9 元件例化

2.9.1 设计通用元件

2.9.2 构造程序包

2.9.3 元件的调用

2.10 配置

2.10 .1 默认配置

2.10 .2 元件配置

2.10 .3 块的配置

2.10 .4 结构体的配置

习题2

第3章 硬件描述语言Verilog

3.1 引言

3.2 Verilog HDL的基础知识

3.2.1 模块说明部分

3.2.2 端口说明部分

3.2.3 端口数据类型说明部分

3.2.4 功能描述部分

3.2.5 模块的实例化部分

3.3 Verilog HDL的语言要素

3.3.1 基本语法定义

3.3.2 数据类型

3.3.3 系统函数与系统任务

3.3.4 编译向导

3.4 Verilog HDL基本语句

3.4.1 过程语句（Structured procedures）

3.4.2 赋值语句（Assignments）

3.4.3 块语句（Block statements）

3.4.4 条件语句（Conditional statement）

3.4.5 循环语句

3.4.6 任务与函数

3.4.7 基本语句延时

3.5 Verilog HDL建模概述

3.5.1 结构化描述方式

3.5.2 数据流描述方式

3.5.3 行为描述方式

3.6 同步状态机的原理、结构和设计

3.6.1 FSM原理和结构

3.6.2 FSM设计步骤

3.6.3 设计可综合FSM的指导原则

3.6.4 FSM的状态编码

3.6.5 FSM设计实例

习题3

第4章 基本数字逻辑单元的设计

4.1 组合逻辑电路设计

4.1.1 门电路

4.1.2 三态缓冲器和总线缓冲器

4.1.3 编码器，译码器和选择器

4.1.4 运算器的设计

4.1.5 算术逻辑运算单元

4.2 时序逻辑电路设计

4.2.1 触发器

4.2.2 锁存器

4.2.3 寄存器

4.2.4 计数器

4.3 存储器

4.3.1 概述

4.3.2 只读存储器ROM

4.3.3 随机存储器

4.3.4 先进后出堆栈

4.4 有限状态机

习题4

第5章 数字系统的层次结构设计

5.1 硬件的算法模型

5.1.1 先进先出堆栈（FIFO）的算法模型

5.1.2 布思一位补码乘法器的算法模型

5.2 芯片的划分

5.2.1 并行接口8255

5.2.2 布思二位补码乘法器的结构化设计

5.3 系统间互连的表示

5.4 系统的仿真和测试

5.4.1 概述

5.4.2 仿真程序的设计方法

5.4.3 TEXTIO建立测试程序

习题5

第6章 系统集成芯片的体系结构

6.1 系统集成芯片的结构

6.1.1 引言

6.1.2 系统集成芯片的硬件结构

6.1.3 嵌入式软件

6.2 SOC中的嵌入式精简指令集处理器RISC

6.2.1 概述

6.2.2 RISC的定义与特点

6.2.3 RISC的指令特点

6.2.4 RISC的并行处理技术

6.2.5 RISC／DSP结构

6.2.6 RISC核的设计

6.3 嵌入式处理器ARM的体系结构

6.3.1 概述

6.3.2 ARM11系列处理器

6.3.3 ARM Cortex系列处理器

6.4 SOC的互连机制

6.4.1 概述

6.4.2 AMBA总线

6.4.3 CoreConnect总线

6.4.4 WISHBONE总线

6.4.5 OCP总线

6.4.6 虚拟元件接口VCI

6.4.7 NOC（Network on Chip）

6.5 带ARM核的嵌入式系统芯片举例

6.5.1 1.PC2100系列高性能微控制器

6.5.2 AT91SAM7X系列高性能微控制器

6.5.3 AT91RM9200高性能微控制器

6.6 嵌入式实时操作系统RTOS

6.6.1 实时操作系统

6.6.2 嵌入式实时操作系统

6.6.3 实时多任务调度

6.6.4 信号与信号量（semaphore）

习题6

第7章 形式化验证

7.1 引言

7.2 形式化验证理论基础

7.2.1 布尔代数基础

7.2.2 布尔代数定义1

7.2.3 布尔代数定义2

7.3 二元决策图BDD

7.3.1 二元决策图的定义

7.3.2 精简有序二元决策图

7.3.3 基于BDD图的布尔运算

7.3.4 BDD图中变量动态排序

7.4 一致性检验

7.5 模型检验（model checking）

7.5.1 概述

7.5.2 属性

7.5.3 Kripke结构

7.5.4 命题时态逻辑

7.5.5 属性检验

7.5.6 模型检验的实例

7.5.7 总结

习题7

第8章 静态时序分析

8.1 综合库和设计规则

8.1.1 综合库

8.1.2 设计规则

8.2 分析模型

8.2.1 时序路径和分组

8.2.2 时间路径的延迟

8.2.3 时序报告和时序问题的诊断

8.3 关键路径设定

8.3.1 时序路径

8.3.2 时序分析约束命令

8.3.3 简单时序约束

8.3.4 参数提取

8.3.5 关键路径

8.4 时钟模型

8.4.1 时钟的产生

8.4.2 时钟树类型

8.4.3 时钟树的基本概念

习题8

第9章 可测试设计DFT

9.1 大规模集成电路可测试设计的意义

9.2 可测试性基础

9.2.1 故障模型

9.2.2 可测性分析

9.2.3 测试向量生成

9.2.4 故障模拟

9.3 集成电路的可测性结构设计

9.3.1 专门测试设计（Ad-Hoc Testing）

9.3.2 扫描测试技术

9.3.3 内建自测试技术

9.3.4 系统级测试技术——边界扫描测试技术

习题9

第10章 可编程逻辑器件

10.1 概述

10.1.1 可编程逻辑器件的发展

10.1.2 用户再构造电路和可编程ASIC电路

10.1.3 可编程逻辑器件的分类

10.2 可编程逻辑器件的编程元件

10.2.1 熔丝型开关

10.2.2 反熔丝开关

10.2.3 浮栅编程技术

10.3 PAL与GAL器件的电路结构

10.3.1 PLD的电路表示方法

10.3.2 PLD的基本电路结构

10.3.3 PAL器件的电路结构

10.3.4 通用阵列逻辑GAL

10.4 现场可编程门阵列

10.4.1 概述

10.4.2 XILNX系列FPGA的结构和工作原理

10.4.3 XILNX Spartan6系列

10.4.4 XILNX Virtex7系列

10.5 基于SOPC的系统设计实现

10.5.1 设计实现概述

10.5.2 器件的选择

10.5.3 SOPC的设计流程

习题10

第11章 ASIC后端设计

11.1 引言

11.2 门阵列和门海阵列设计

11.2.1 门阵列设计

11.2.2 门海阵列

11.2.3 门阵列和门海阵列的设计流程

11.3 标准单元设计

11.4 设计检验

11.4.1 设计规则检查（DRC）

11.4.2 电学规则检查（ERC）

11.4.3 版图与电路图一致性检查（LVS）

11.5 后仿真

习题11

附录用Nexys4 FPGA开发板配置Microblaze

参考文献