第1章 小延迟缺陷测试的基本原理

1.1 简介

1.2 半导体制造中的趋势和挑战

1.2.1 制程复杂度

1.2.2 工艺参数变化

1.2.3 随机性与系统性缺陷

1.2.4 功耗和时序优化的含义

1.2.5 良率、质量和故障覆盖率的相互作用

1.3 已有测试方法与更小几何尺寸的挑战

1.3.1 连线固定型故障模型

1.3.2 桥接型故障模型

1.3.3 n检测

1.3.4 过渡故障模型

1.3.5 路径延迟故障模型

1.3.6 测试实现和适应性测试

1.4 小延迟对过渡测试的影响

参考文献

第1部分 时序敏感ATPG

第2章 K最长路径

2.1 简介

2.2 组合电路的路径生成

2.2.1 精炼的隐含的假路径消除

2.3 组合电路的实验结果

2.4 扩展成时序电路的基于扫描的全速测试

2.5 扫描电路的路径生成

2.5.1 扫描式触发器上的含义

2.5.2 非扫描式存储上的约束

2.5.3 最终辩护

2.6 扫描电路的实验结果

2.6.1 健壮测试

2.6.2 与过渡故障测试的对比

2.7 小结

参考文献

第3章 时序敏感ATPG

3.1 简介

3.2 延迟计算和质量度量

3.2.1 延迟计算

3.2.2 延迟测试质量度量

3.3 确定性测试生成

3.3.1 包含时序信息的测试生成

3.3.2 包含时序信息的故障仿真

3.4 测试质量和测试成本之间的折衷

3.4.1 基于余量裕度的舍弃

3.4.2 时序关键故障

3.5 实验结果

参考文献

第2部分 超速

第4章 筛选小延迟缺陷的超速测试

4.1 简介

4.2 设计实现

4.3 测试模式延迟分析

4.3.1 在功能性速度下的动态电压降分析

4.3.2 针对超速测试的动态电压降分析

4.4 超速测试技术敏感的电压降

4.4.1 模式分组

4.4.2 性能降低△T′Gi的估算

4.5 实验结果

4.6 小结

4.7 致谢

参考文献

第5章 考虑版图、工艺偏差和串扰的电路路径分级

5.1 简介

5.1.1 SDD检测的商业方法

5.1.2 SDD检测的学术建议

5.2 分析因偏差引起的SDD

5.2.1 工艺偏差对路径延迟的影响

5.2.2 串扰对路径延迟的影响

5.3 TDF模式评估与选择

5.3.1 路径PDF分析

5.3.2 模式选择

5.4 实验结果与分析

5.4.1 模式选择效率的分析

5.4.2 模式集分析

5.4.3 长路径阈值分析

5.4.4 CPU运行时间分析

5.5 小结

5.6 致谢

参考文献

第3部分 替代方案

第6章 基于输出偏差的SDD测试

6.1 简介

6.2 替代方案的必要性

6.3 SDD的概率性延迟故障模型以及输出偏差

6.3.1 输出偏差的方法

6.3.2 对工业电路的实用层面以及适用性

6.3.3 与基于SSTA的技术的比较

6.4 仿真结果

6.4.1 实验设置和标准

6.4.2 仿真结果

6.4.3 原始的方法与改进后的方法的比较

6.5 小结

6.6 致谢

参考文献

第7章 小延迟缺陷的混合／补充测试模式生成方案

7.1 简介

7.2 时序敏感ATPG的故障集

7.3 小延迟缺陷模式生成

7.3.1 方法1：TDF＋补充SDD

7.3.2 方法2：补充SDD＋补充TDF

7.4 实验结果

7.5 小结

参考文献

第8章 针对小延迟缺陷的基于电路拓扑的测试模式生成

8.1 简介

8.2 基于电路拓扑的故障选择

8.3 SDD模式生成

8.4 实验结果与分析

8.4.1 延迟测试覆盖率

8.4.2 唯一长路径的数量

8.4.3 最长路径的长度

8.4.4 唯一SDD的数量

8.4.5 随机故障注入与检测

8.5 小结

参考文献

第4部分 SDD的测量标准

第9章 小延迟缺陷覆盖率的测量标准

9.1 覆盖率测量标准的作用

9.2 现有指标的概述

9.2.1 延迟测试覆盖率指标

9.2.2 统计型延迟质量等级指标

9.3 所提出的SDD测试覆盖率指标

9.3.1 二次SDD测试覆盖率指标

9.3.2 超速测试

9.4 实验结果

9.4.1 对系统频率的敏感性

9.4.2 对缺陷分布的敏感性

9.4.3 时序敏感与超速的对比

9.5 小结

参考文献

第10章 总结

参考文献