目录

第一部分 CMOS技术导论

第一章 CMOS电路基础知识

1.1引言

1.2MOS管

1.3MOS管开关

1.4CMOS逻辑

1.4.1倒相器

1.4.2组合逻辑

1.4.3与非门

1.4.4或非门

1.4.5复合门

1.4.6多路选择器

1.4.7存储器

1.5其它的电路表示法

1.5.1行为特性表示法

1.5.2电路结构表示法

1.5.3物理结构表示法

1.6CMOS和nMOS的比较

1.7本章小结

1.8习题

第二章 MOS管理论

2.1引言

2.1.1增强型nMOS管

2.1.2pMOS管

2.1.4开启电压的调整

2.1.3开启电压

2.1.5衬偏调制效应

2.2MOS器件的设计方程

2.2.1电压—电流特性

2.3CMOS倒相器的直流特性

2.3.1βn/βP比值对传输特性的影响

2.3.2噪声容限

2.4其它的CMOS倒相器

2.5传输门的直流特性

2.6闩锁效应

2.7习题

第三章 CMOS工艺技术

3.1硅半导体工艺概述

3.1.1硅片的加工

3.1.2氧化

3.1.3选择性扩散

3.1.4硅栅工艺

3.2CMOS工艺

3.2.1p阱工艺

3.2.2n阱工艺

3.2.3双阱（槽）工艺

3.2.4绝缘体上硅（SOI）工艺

3.2.5CMOS工艺的改进

3.3版图设计规则

3.3.1层的表示方法

3.3.2p阱工艺的以λ为基准的设计规则

3.3.3SOI工艺的以λ为基准的设计规则

3.3.4双金属层的设计规则

3.4工艺的参量化

3.3.5设计规则小结

3.4.1抽象层

3.4.2间距规则

3.4.3构造规则

3.5本章小结

3.6习题

第四章 电路特性和性能估计

4.1引言

4.2电阻值的估计

4.2.1非矩形区的电阻值

4.3电容量的估计

4.3.1MOS电容的特性

4.3.2MOS器件的电容

4.3.3扩散区的电容

4.3.4连线的电容

4.3.5分布的RC效应

4.3.6电容设计准则

4.3.7连线长度的设计准则

4.4开关特性

4.4.1下降时间

4.4.2上升时间

4.4.3延迟时间

4.5CMOS门中MOS管尺寸的确定

4.5.1相同级的负载

4.5.2准nMOS倒相器的开关特性

4.5.3级联级的负载

4.6导体尺寸的确定

4.7.1静态功耗

4.7功耗

4.7.2动态功耗

4.8电荷分配

4.9MOS管尺寸的按比例缩小

4.9.1尺寸按比例缩小的原理

4.9.2内连线层的尺寸按比例缩小

4.10成品率

4.11本章小结

4.12习题

5.2.1CMOS互补逻辑

5.2CMOS逻辑结构

第五章 CMOS电路和逻辑设计

5.1引言

5.2.2准nMOS逻辑

5.2.3动态CMOS逻辑

5.2.4钟控CMOS逻辑（C2MOS）

5.2.5CMOS多米诺逻辑

5.2.6级联电压开关逻辑（CVSL）

5.2.7改进的多米诺逻辑

5.2.8传输管逻辑

5.3逻辑门的电气和物理版图设计

5.3.1倒相器

5.3.2与非门和或非门

5.3.3MOS管的串联和并联

5.3.4衬偏调制效应

5.3.5源-漏电容

5.3.6电荷的再分布（电荷分配）

5.3.7各种逻辑类型的比较

5.3.8逻辑门的物理版图设计

5.3.9CMOS标准单元的设计

5.3.10逻辑门版图设计的一般原则

5.3.11门的优化

5.3.12传输门版图的设计考虑

5.3.132输入多路选择器

5.4时钟方案的抉择

5.4.1准两相时钟

5.4.2准两相存储器结构

5.4.3准两相逻辑结构

5.4.4两相时钟

5.4.5两相存储器结构

5.4.6两相逻辑结构

5.4.7四相时钟

5.4.8四相存储器结构

5.4.9四相逻辑结构

5.4.10准四相时钟

5.5输入-输出（I/O）结构

5.5.1总体的安排

5.4.11推荐的方法

5.5.2VDD和VSS压焊块

5.5.3输出压焊块

5.5.4输入压焊块

5.5.5三态输出压焊块

5.5.6双向压焊块

5.6本章小结

5.7习题

6.1引言

第六章 结构化设计和测试

第二部分 系统设计及其设计方法

6.2各种设计型式

6.2.1引言

6.2.2结构化设计技巧

6.2.3手工制备掩模版图

6.2.4门阵列设计法

6.2.5标准单元法设计

6.2.6符号法版图设计

6.3.1过程化（程序化）模块的确定

6.3自动综合

6.3.2硅编译器

6.4常规的设计工具

6.4.1引言

6.4.2电路级模拟

6.4.3时序模拟

6.4.4逻辑级模拟

6.4.6时序验证程序

6.4.7电原理图编辑器

6.4.5开关级模拟

6.4.8网单表的比较

6.4.9版图编辑器

6.4.10设计规则检查程序

6.4.11电路提取程序

6.5测试

6.5.1引言

6.5.2故障模型

6.5.3可测性设计

6.5.4特设（Adhoc）的测试

6.5.5可测性的结构化设计

6.5.6自测试和内含测试

6.5.7提高可测性的版图

6.5.8测试问题小结

6.6本章小结

6.7习题

第七章 符号法版图设计系统

7.1引言

7.2粗网格的符号版图

7.3栅列阵版图

7.4梗形版图

7.5虚网格的符号版图

7.5.1语言

7.5.2器件

7.5.3接触孔

7.5.4连线

7.5.5引线点

7.5.6实例

7.6.1整体构造

7.5.7表示法

7.6符号法设计工具

7.6.2文件组织

7.6.3软件组织

7.6.4芯片设计过程

7.6.5单元设计过程

7.6.6交互式图形编辑器

7.6.7电路解释程序

7.6.8虚网格的压缩

7.6.9基于图的压缩

7.6.10掩模生成

7.6.11单元验证

7.6.12模块组装

7.7未来的方向

7.7.1可变单元

7.7.2专家系统

7.8本章小结

7.9习题

8.2.1组合逻辑加法器

8.2加法器及其有关的函数

第八章 CMOS子系统设计

8.1引言

8.2.2动态组合逻辑加法器

8.2.3传输门加法器

8.2.4超前进位加法器

8.2.5曼彻斯特进位加法器

8.2.6二进制超前进位（BLC）加法器

8.2.7选择进位的加法器

8.2.8奇偶校验产生器

8.2.9比较器

8.3二进制计数器

8.3.1异步计数器

8.3.2同步计数器

8.4乘法器

8.4.1串行乘法器

8.4.2串-并行乘法器

8.4.3并行乘法器

8.4.4其它乘法器结构

8.5随机存取存储器

8.5.1静态RAM单元

8.5.2CMOS静态RAM单元的设计

8.5.3动态RAM（DRAM）单元

8.5.4ROM单元

8.5.5行译码器

8.5.6列译码器

8.5.7读／写电路

8.5.8后进先出的堆栈

8.6数据通道

8.6.1寄存器

8.6.2算术逻辑单元

8.6.3桶形移位器

8.7可编逻辑阵列

8.7.1引言

8.7.2CMOSPLA的电气和物理结构的设计

8.7.3准nMOS或非门

8.7.4动态两相时钟CMOS

8.7.5动态四相时钟CMOS

8.7.6详细的PLA版图

8.7.7else子句的PLA实现

8.7.8PLA设计要点

8.7.9可编通道逻辑（PPL）

8.8习题

9.2动态时间折弯处理器

9.2.2问题的提出

9.2.1引言

第九章 系统实例研究

9.1引言

第三部分 CMOS系统实例研究

9.2.3算法

9.2.4功能概述

9.2.5详细的功能指标

9.2.6结构化的版面布置

9.2.7物理结构设计

9.2.8制造

9.3.1引言

9.3.2回顾：视频信号的格式化

9.3实时视频矩发生器芯片

9.3.3芯片结构

9.3.4版面布置

9.3.5部件单元举例

9.3.6芯片总成

9.3.8设计校验

9.3.9物理芯片检验

9.3.7优化

9.3.10结论

9.4自动寻线交换网络

9.4.1引言

9.4.2排序和扩展网络的分割

9.4.3芯片版图设计

9.4.4芯片电路模拟

9.4.5孤立功能的芯片检验

9.4.6小结

9.5.1引言

9.5象素平面图形机

9.5.2光栅扫描图形原理

9.5.3象素平面系统概述

9.5.4芯片的电气设计

9.5.5芯片的构成和版图设计

9.5.6时钟分配

9.6单片32位CPU的层次式版图设计

9.6.1引言

9.6.2设计方法

9.6.3工艺的可更新性和版图校验

9.6.4结果

9.6.5结论

9.7结束语

［附录］CMOS和nMOS倒相器

噪声容限的计算

参考资料

文献目录

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