第1章 FPGA设计流程概述

1.1 FPGA设计流程

1.1.1 需求定义阶段

1.1.2 结构设计阶段

1.1.3 实现阶段

1.1.4 验证阶段

1.2 基于FPGA的SopC设计方法

1.2.1 基于FPGA的典型SopC开发流程

1.2.2 SoPC的开发环境

第2章 FPGA时序参数与时序路径

2.1 时序参数定义与分析

2.1.1 时序电路的基本单元

2.1.2 时序电路的时间参数

2.1.3 同步设计

2.1.4 时钟设计

2.1.5 毛刺消除

2.1.6 稳态和亚稳态

2.1.7 流水线与并行处理

2.1.8 路径与路径延迟

2.2 时钟偏斜的概念及影响

2.2.1 负时钟偏斜

2.2.2 正时钟偏斜

2.2.3 采用时钟分布技术降低时钟偏斜

2.2.4 时钟偏斜的时序分析

2.3 时钟抖动的概念及影响

2.3.1 时钟抖动的概念与产生机理

2.3.2 时钟抖动与相位噪声

2.3.3 时钟抖动对模数转换器性能的影响

2.3.4 降低时钟抖动的方法

2.4 时序路径的分类

2.4.1 Clock-to-Setup路径

2.4.2 Clock-to-Pad路径

2.4.3 Clock Input路径

2.4.4 Pad-to-Setup路径

2.4.5 Setup-to-Clock-at- the-Pad路径

2.4.6 Clock-Pad-to-Output-Pad路径

2.4.7 Pad-to-Pad路径

第3章 FPGA时序约束设计

3.1 时序约束前的设计要点

3.1.1 理解目标器件的结构和资源

3.1.2 理解目标器件的时钟资源

3.1.3 准确定义性能要求

3.1.4 正确使用综合工具及其控制属性

3.1.5 正确使用实现工具及其控制属性

3.1.6 评估关键路径

3.1.7 使用SmartGuide保存设计结果

3.2 时序约束语法规则

3.2.1 FROM-THRU-TO约束

3.2.2 PERIOD约束

3.2.3 TIMESPEC约束

3.2.4 TNM约束

3.2.5 TNM_ NET约束

3.2.6 TPSYNC约束

3.2.7 TPTHRU约束

3.2.8 TSidentifier约束

3.2.9 OFFSET IN约束

3.2.10 OFFSET OUT约束

3.2.11 TIG约束

3.3 时序约束分组

3.3.1 分组约束

3.3.2 使用TNM/TNM_ NET属性建立用户定义时序分组

3.3.3 约束优先级

3.4 时序约束方法

3.4.1 输入路径时序约束方法

3.4.2 寄存器到寄存器的时序约束方法

3.4.3 输出路径时序约束方法

3.4.4 时序例外

3.4.5 DLL/DCM/PLL/BUFR/PMCD元件的时序约束

第4章 FPGA时序约束分析

4.1 时序约束分析概述

4.2 PERIOD约束时序分析

4.2.1 PERIOD约束时序分析概述

4.2.2 PERIOD约束时序分析

4.3 FROM ： TO约束时序分析

4.3.1 FROM：TO约束时序分析概述

4.3.2 FROM：TO约束时序分析规范

4.4 OFFSET约束时序分析

4.4.1 OFFSET约束时序分析概述

4.4.2 OFFSET IN约束时序分析

4.4.3 OFFSET OUT约束时序分析

4.5 时钟偏斜分析

4.6 时钟不确定度分析

4.7 改善性能的时序约束设计方法

4.8 利用时序分析器分析时序约束

4.8.1 Timing Analyzer概述

4.8.2 输入偏移约束时序分析

4.8.3 创建和浏览时序分析报告

4.8.4 同步元件时序分析

4.8.5 输出时序分析

4.8.6 时序例外约束分析

4.8.7 不受约束路径分析

4.8.8 交叉探查分析

第5章 FPGA时序收敛流程

5.1 时序收敛流程

5.1.1 时序收敛流程概述

5.1.2 合理评估设计性能

5.1.3 引脚规划

5.1.4 HDL代码

5.1.5 时序约束

5.1.6 设计目标和策略

5.1.7 布局规划

5.1.8 小结

5.2 时序报告分析

5.2.1 时序报告概述

5.2.2 时序报告结构

5.2.3 时序性能估计和时序问题分析

5.2.4 时序报告的种类

5.3 综合流程控制

5.3.1 时序收敛流程中的综合

5.3.2 综合属性参数概述

5.3.3 XST综合属性参数

第6章 面向时序性能的Spartan - 3 FPGA综合技术

6.1 基本设计规则

6.1.1 Spartan-3系列FPGA资源概述

6.1.2 FPGA资源的推译和例化

6.1.3 同步设计和设计层次化管理

6.1.4 代码中的选择分支

6.2 Spartan-3 FPGA的LUT使用方法

6.3 Spartan-3 FPGA的MUX使用方法

6.4 Spartan-3 FPGA的寄存器使用方法

6.5 Spartan-3 FPGA的移位寄存器使用方法

6.6 Spartan-3 FPGA的算术逻辑使用方法

6.7 Spartan-3 FPGA的寄存器控制信号使用方法

6.8 Spartan-3 FPGA的Block RAM使用方法

第7章 面向时序性能的Virtex - 5/6FPGA综合技术

7.1 Virtex-5 FPGA的代码优化设计基本方法

7.2 Virtex-5 FPGA的寄存器控制信号使用方法

7.3 Virtex-5 FPGA的置位／复位信号使用方法

7.4 Virtex-5 FPGA的IOB寄存器使用方法

7.5 Virtex-6 FPGA的代码优化设计基本方法

7.6 Virtex-6 FPGA的寄存器控制信号使用方法

7.7 Virtex-5/6 FPGA的DSP Slice使用方法

参考文献