第一篇 CPLD 概述

第1章 CPLD 与 FPGA

1.1 CPLD 的基本结构与发展概况

1.1.1 SPLD 的基本结构

1.1.2 CPLD 的结构特点

1.1.3 CPLD 的编程工艺

1.2 FPGA 的基本结构与发展概况

1.2.1 门阵列简介

1.2.2 FPGA 的基本结构

1.2.3 FPGA 的编程

1.3.1 CPLD 的在系统编程技术

1.3 CPLD 和 FPGA 的新概念

1.3.2 片内存储器和其他片内逻辑

1.3.3 低电压、低功耗系列芯片

1.3.4 IP 的使用和嵌入式模块

1.3.5 混合编程技术

1.4 CPLD 和 FPGA 的选用

1.4.1 逻辑单元

1.4.2 互连

1.4.3 编程工艺

第2章 ALTERA 系列 CPLD

2.1 ALTERA 系列 CPLD 和 FPGA 简介

2.1.1 可编程片上系统解决方案

2.1.2 APEX 系列器件

2.1.3 FLEX 系列器件

2.1.4 MAX 系列器件

2.1.5 ACEX 系列器件

2.1.6 配置器件

2.2 ALTERA 系列 CPLD 和 FPGA 的结构

2.2.1 Classic 系列

2.2.2 MAX 系列

2.2.3 FLEX 系列

2.2.4 ACEX 系列

2.2.5 APEX 系列

2.2.6 小结

第3章 ALTERA 系列 CPLD 的特点及使用

3.1 ALTERA 系列库和 IP 核

3.1.1 IP 核

3.1.2 LPM

3.2 器件编程与配置

3.2.1 编程硬件

3.2.2 编程/配置模式

第二篇 VHDL 编程技术

第4章 VHDL 基本结构与语法

4.1 VHDL 程序基本结构

4.1.1 实体

4.1.2 结构体

4.2.1 标识符

4.2 VHDL 语言要素

4.2.2 数据对象

4.2.3 数据类型

4.2.4 运算符

4.2.5 VHDL 的属性

4.3 VHDL 基本描述方法

4.3.1 顺序语句

4.3.2 并行语句

4.4 常用电路描述

4.4.1 加法器(全加器、BCD 码加法器)

4.4.2 译码器

4.4.4 比较器

4.4.3 编码器

4.4.5 数据选择器

4.4.6 奇偶校验电路

4.4.7 三态输出电路

4.4.8 同步化电路

4.4.9 移位寄存器

4.4.10 M＝60的计数器

4.4.11 堆栈(stack)

第5章 VHDL 程序设计进阶

5.1 库、程序包、子程序和子程序重载

5.1.1 库

5.1.2 程序包

5.1.3 子程序

5.1.4 子程序重载

5.1.5 决断函数

5.2 结构 VHDL

5.2.1 元件及元件例化

5.2.2 配置

5.3 有限状态机

第6章 逻辑综合和实现

6.1 可综合的 VHDL 设计特点

6.1.1 编码提示

6.1.2 设计要点

6.2.2 行为级综合的概念

6.2 SYNOPSYS 综合过程

6.2.1 概述

6.2.3 行为级描述的局限性

6.2.4 示例

6.2.5 Synopsys 行为综合工具

第三篇 软件操作

第7章 MAX+plusll 基本操作

7.1 MAX+plusll 概述

7.1.1 MAX+plusⅡ10.0(Baseline)的功能

7.1.2 系统要求

7.2.1 MAX+plusⅡ10.0的安装

7.2 MAX+plusⅡ10.0的安装

7.2.2 MAX+plusⅡ10.0的第一次运行

7.3 MAX+plusⅡ 的设计过程

7.4 图形输入的设计过程

7.4.1 项目建立与图形输入

7.4.2 项目编译

7.4.3 项目检验

7.4.4 目标器件选择与管脚锁定

7.4.5 器件编程/配置

7.5 工具条和常用菜单选项说明

7.6.1 层次化设计

7.6 图形的层次化设计及 BUS 使用

7.6.2 BUS 使用

7.7 语言描述输入法

7.8 混合设计输入

7.9 使用 LPM 及 FLEX10K 中的 RAM

7.9.1 LPM(可调参数元件)的使用

7.9.2 FLEX10K 中 RAM 的使用

7.10 常见错误及处理方法

第8章 MAX+Plusll 设计进阶

8.1 项目层次结构与文件系统

8.1.1 项目层次结构

8.1.2 文件系统

8.2 功能库和 IP 核的使用

第9章 设计综合与器件配置

9.1 设计综合选择项

9.1.1 器件选择，资源和探测分配

9.1.2 反向注释

9.1.3 全局项目器件选择项

9.1.4 全局项目参数

9.1.5 全局项目定时要求

9.1.6 全局项目逻辑综合

9.2.1 简介

9.2.2 使用 Flash Memory 配置 PLD

9.2 器件配置

第10章 QuartusⅡ设计流程

10.1 QuartusⅡ软件概述及安装

10.1.1 QuartusⅡ概述

10.1.2 QuartusⅡ的功能

10.1.3 系统安装要求

10.1.4 QuartusⅡ软件安装

10.2 设计输入

10.3 设计编译

10.4 设计定时分析

10.5 设计仿真

10.6 器件编程

第11章 数字系统设计方法

第四篇 数字系统设计方法及范例

11.1 数字系统基本结构与模型

11.1.1 数字系统的基本概念

11.1.2 数字系统的基本模型

11.2 数字系统设计方法论

11.2.1 自顶向下设计方法

11.2.2 设计验证

11.3 自顶向下的设计方法

11.3.1 分离的控制器和体系结构

11.3.2 锤炼体系结构和控制算法

第12章 数字系统设计的重用性、可测性和可靠性

12.1.1 概述

12.1 数字系统设计的重用性

12.1.2 针对 FPGA 的系统级重用要点

12.1.3 编码和综合技巧

12.1.4 验证策略

12.2 数字系统设计的可测性

12.2.1 简介

12.2.2 IEEE Std.1149.1 BST 架构

12.2.3 IEEE Std.1149.1边界扫描寄存器

12.3 数字系统设计的可靠性

12.3.1 故障容错技术

12.3.2 编码检错技术

12.3.6 软件容错技术

12.3.5 事故安全设计

12.3.3 自检测试设计

12.3.4 电路的故障安全性和可自检性

第13章 测试平台的建立

13.1 概述

13.1.1 测试平台的逻辑结构

13.1.2 不同级别的测试平台

13.1.3 测试平台的优点

13.1.4 测试平台的建立方法

13.1.5 TextIO 相关定义

13.2.1 源代码

13.2.2 测试平台的代码

13.2 建立测试平台

13.2.3 测试向量文件

13.2.4 测试结果

第14章 数字系统设计开发平台及范例

14.1 设计开发系统、平台简介

14.2 设计范例

14.2.1 设计实例一：自适应数字频率计

14.2.2 设计实例二：直接数字频率合成信号发生器(DDS)设计

14.2.3 设计实例三：CPU 设计

14.3 展望

参考文献