第1章　PLD、CPLD与FPGA概述

1.1　可编程逻辑器件的发展进程

目录

1.2　可编程逻辑器件的分类

1.2.1　按集成度分类

1.2.2　按可编程原理分类

1.2.3　按结构特点分类

1.3　CPLD的基本结构

1.3.1 CPLD的基本结构

1.3.2　CPLD的编程工艺

1.4　FPGA简介

1.4.1　什么是门阵列

1.4.2　FPGA的基本结构与设计工艺

1.4.3　Xilinx公司的FPGA简介

1.4.4　FPGA的编程

1.5.1　逻辑单元比较

1.5　CPLD与FPGA的比较

1.5.2　互连资源

1.5.3　编程工艺

1.5.4　开发应用选择

1.6　器件厂商及其产品

1.6.1 Altera公司

1.6.2　Xilinx公司

1.6.3　其他公司

第2章　逻辑器件

2.1 Altera器件综述

2.2　Altera MAX7000系列CPLD/FPGA芯片

2.2.1　MAX7000系列器件简介

2.2.2 结构特点与功能描述

2.2.3　器件特性配置

2.2.4　器件编程特征

2.2.6　定时模型

2.2.5　器件测试

2.3.1　FLEX 10K系列器件简介

2.3　Altera FLEX10K系列CPLD/FPGA芯片

2.3.2　结构特点与功能描述

2.3.3　器件特性设定

2.3.4　器件配置与测试

2.3.5　定时模型

2.4　Altera APEX20K系列FPGA芯片

2.4.1　APEX系列器件简介

2.4.2　APEX20K系列概述

2.4.3　APEX20K系列的特点

2.4.4　APEX20K系列的结构描述

2.5　Xilinx XC9500系列FPGA芯片

2.5.1 XC9500系列CPLD器件

2.5.2 系列器件的结构

3.1.1 MAX+PLUS Ⅱ的功能和特点

第3章 初探CPLD/FPGA设计工具——MAX+PLUS Ⅱ

3.1 MAX+PLUS Ⅱ简介

3.1.2　软件的版本

3.1.3 系统要求

3.1.4　软件的安装

3.1.5 MAX+PLUS Ⅱ的操作环境

3.1.6 MAX+PLUS Ⅱ的设计方法

3.2　图形输入的设计过程

3.2.1 项目建立与图形输入

3.2.2　项目编译

3.2.3　项目检验

3.2.4 目标器件选择与管脚锁定

3.2.5　器件编程／配置

3.3　工具条和常用菜单选项说明

3.3.1　菜单栏

3.3.2 工具栏

3.3.3　状态栏

第4章 深入了解CPLD/FPGA设计工具——MAX+PLUS Ⅱ

4.1 图形的层次化设计和BUS使用

4.1.1 层次化设计

4.1.2 BUS使用

4.2　语言描述输入法

4.3　混合设计输入

4.4 使用LPM及FLEX10K中的RAM

4.4.1　LPM的使用

4.4.2 FLEX10K中的RAM

4.5　创建用户符号库

4.5.1 制作兆功能模块（Mega_Function）符号

4.6　编译控制

4.6.1　编译顶层系统文件

4.6.2　启用设计规则检查工具

4.6.3　编译后生成的报告文件

4.6.4　分析资源占用情况

第5章　VHDL硬件描述语言（一）

5.1　常用硬件描述语言

5.2　VHDL基本结构

5.2.1 实体说明

5.2.2　构造体

5.3　VHDL语言要素

5.3.1　VHDL文字规则

5.3.2　VHDL数据对象

5.3.3　VHDL数据类型

5.3.4　VHDL运算符

5.4　VHDL顺序语句

5.4.1　赋值语句

5.4.2　分支控制语句

5.4.3　循环控制语句

5.4.4 同步控制语句

5.4.5　其他语句

5.5　VHDL并发语句

5.5.1 并行信号赋值语句

5.5.2　进程语句

5.5.3　元件例化语句

5.5.4　并发过程调用语句

5.5.5　块语句

5.5.6 生成语句

第6章　VHDL硬件描述语言（二）

6.1 子程序

6.1.1 函数

6.1.2　过程

6.1.3 子程序重载

6.2　库、程序包、配置及其他

6.2.1 库

6.2.2　程序包

6.2.3 配置

6.2.4　属性描述

6.3　VHDL构造体的描述风格

6.3.1　行为描述

6.3.2　数据流描述

6.3.3　结构描述

6.4　VHDL语言的仿真与逻辑综合

6.4.1　VHDL语言的仿真

6.4.2　VHDL语言的逻辑综合

6.5　VHDL语言93版与87版的区别

6.5.1　93版对规范的修订

6.5.2　87版到93版的移植问题

第7章　基本逻辑单元的VHDL实现

7.1 组合逻辑电路的VHDL实现

7.1.1　简单门电路

7.1.2　译码器、编码器和选择器

7.1.3　三态门和总线缓冲器

7.1.4　组合逻辑电路VHDL实现的一般方法

7.2　时序逻辑电路的VHDL实现

7.2.1　锁存器

7.2.2　触发器

7.2.3　计数器

7.3　状态机

7.3.1 状态机的基本结构和功能

7.3.2　状态机的VHDL模型

7.3.3 状态机的应用举例

第8章　存储器实例设计

8.1　存储器原理

8.2　移位寄存器设计

8.2.1　双向移位寄存器

8.2.2　环形移位寄存器

8.2.3　M序列发生器

8.3.1　ROM

8.3　ROM和RAM

8.3.2　RAM

8.4　先进先出队列（FIFO）

第9章　算术运算电路设计

9.1　数值的表示

9.1.1　进位计数制

9.1.2　二进制表示

9.1.3　二—十进制编码

9.2　一位全加器和一位全减器

9.2.1 一位全加器

9.2.2　一位全减器

9.3　N位加法器

9.3.1 串行进位加法器

9.3.2　N位超前进位加法器

9.3.3　利用算术运算包实现加法

9.4.1　用加法器实现减法器

9.4　N位减法器

9.4.2　利用算术运算包实现减法

9.5　乘法器

9.5.1　组合逻辑乘法器

9.5.2　时序逻辑乘法器

9.5.3　混合逻辑乘法器

9.6　除法器

第10章　数字系统设计方法

10.1 概述

10.1.1 数字系统的基本概念

10.1.2　数字系统的基本模型

10.1.3 数字系统设计方法

10.2　数字系统设计的一般步骤

10.2.1　需求分析

10.2.3　子系统划分的原则

10.2.2 数字系统的设计任务

10.3　数字系统的描述方法

10.3.1 算法流程图

10.3.2　算法状态机（ASM图）

第11章　视频颜色空间转换芯片设计

11.1　视频颜色空间的转换原理

11.1.1 颜色空间的转换的基本概念

11.1.2　颜色空间转换的定点运算实现

11.2　系统设计

1 1.2.1 设计要求

11.2.2　系统结构和模块划分

11.2.3　流水线结构设计

11.3　系统实现

11.3.1 乘法器模块的实现

11.3.2 主体模块的实现

11.3.3　顶层模块设计

11.4.1　逻辑综合选项设定

11.4　逻辑综合选项设定和系统仿真

11.4.2　波形仿真

11.4.3 最高时钟频率仿真

11.4.4　提高系统速度的方法

第12章　键盘接口电路和LED显示电路设计

12.1 键盘接口电路

12.1.1　行列式键盘原理

12.1.2 系统结构和模块划分

12.1.3　键盘扫描电路

12.1.4　键盘译码电路和按键标志产生电路

12.1.5　时钟产生模块

12.1.6　键盘接口电路顶层电路实现

12.2　LED显示管理电路

12.2.1　LED显示管理电路原理

12.2.3　扫描信号发生器

12.2.2　系统结构和模块划分

12.2.4　显示缓存器

12.2.5　多路选通器

12.2.6　七段译码器

12.2.7　闪烁模块

12.2.8　时钟发生器

12.2.9　LED显示管理顶层电路实现

13.1.1 常用测频方法

13.1　频率测量方法和原理

第13章　数字频率计

13.1.2　直接计数测频法

13.2　系统分析和设计

13.2.1　设计要求

13.2.2　系统分析

13.2.3　系统结构和模块划分

13.3　量程估计模块

13.3.1 量程估计原理

13.3.2 7位BCD计数器

13.3.3　量程估计功能的实现

13.4　计数时钟和闸门产生模块

13.5　周期测量计数器模块

13.6　除法器模块

13.6.1　除法器原理

13.6.2　7位BCD减法器

13.6.3　7位BCD减法计数器

13.6.4　除法器实现

13.7　小数点产生模块

13.8　数字频率计的顶层电路实现

第14章　电子表

14.1 电子表的系统分析和设计

14.1.1　设计要求

14.1.2　用户界面设计

14.1.3　系统结构和模块划分

14.2.2 106分频计数器的实现和仿真

14.2　计时器

14.2.1 计时器电路结构

14.2.3　计时器的实现和仿真

14.3　状态机

14.3.1　状态机的模块分析

14.3.2　校时和设闹状态机

14.3.3 闹钟和整点报时状态机

14.4　闹钟寄存器

14.5　铃声管理模块

14.5.1　铃声管理模块分析

14.5.2　VHDL实现

14.5.3　仿真

14.6 电子表顶层电路的实现

14.6.1 顶层电路结构

14.6.2　VHDL实现

14.6.3 仿真