第1章 硬件描述语言

1.1 什么是硬件描述语言HDL

1.2 基本逻辑电路的Verilog-HDL描述

1.2.1 与门逻辑电路的描述

1.2.2 与非门逻辑电路的描述

1.2.3 非门逻辑电路的描述

1.2.4 或门逻辑电路的描述

1.2.5 或非门逻辑电路的描述

1.2.6 缓冲器逻辑电路的描述

1.3 逻辑仿真

1.3.1 顶层模块的编写

1.3.2 寄存器类型定义

1.3.3 线网类型定义

1.3.4 底层模块的调用

1.3.5 输入端口波形的描述

1.3.6 二与门逻辑电路的逻辑仿真结果

第2章 Altera FPGA开发板及开发流程简介

2.1 FPGA开发板及开发环境

2.1.1 FPGA开发板简介

2.1.2 FPGA开发环境

2.2 二与门逻辑电路的开发实例

2.2.1 工程文件的建立

2.2.2 源文件的建立

2.2.3 综合分析

2.2.4 ModelSim仿真

2.2.5 引脚配置

2.2.6 编译与下载

2.2.7 硬件测试

第3章 组合逻辑电路

3.1 数据选择器

3.1.1 2-1数据选择器

3.1.2 2-1数据选择器的Verilog-HDL描述

3.1.3 4-1数据选择器

3.1.4 4-1数据选择器的Verilog-HDL描述

3.1.5 条件操作符的使用方法

3.1.6 数据选择器的行为描述方式

3.1.7 case语句的使用方法

3.1.8 if-else语句的使用方法

3.1.9 function函数的使用方法

3.1.10 用于仿真的顶层模块

3.1.11 数据选择器的逻辑仿真结果

3.2 数据比较器

3.2.1 最简单的数据判断方法

3.2.2 2位数据比较器

3.2.3 2位数据比较器的Verilog-HDL描述

3.2.4 2位数据比较器的逻辑仿真结果

3.2.5 数据比较器的数据宽度扩展

3.2.6 4位数据比较器的Verilog-HDL描述

3.2.7 4位数据比较器的逻辑仿真结果

3.3 编码器

3.3.1 2位二进制编码器

3.3.2 2位二进制编码器的Verilog-HDL描述

3.3.3 2位二进制编码器的逻辑仿真结果

3.4 译码器

3.4.1 BCD码译码器

3.4.2 非完全描述的逻辑函数和逻辑表达式的简化

3.4.3 BCD码译码器的Verilog-HDL描述

3.4.4 BCD码译码器的逻辑仿真结果

第4章 触发器

4.1 异步RS触发器

4.1.1 异步RS触发器的逻辑符号

4.1.2 异步RS触发器的Verilog-HDL描述

4.1.3 异步RS触发器的逻辑仿真结果

4.1.4 always块语句的使用方法

4.2 同步RS触发器

4.2.1 同步RS触发器的逻辑符号

4.2.2 同步RS触发器的Verilog-HDL描述

4.2.3 同步RS触发器的逻辑仿真结果

4.3 异步T触发器

4.3.1 异步T触发器的逻辑符号

4.3.2 异步T触发器的Verilog-HDL描述

4.3.3 异步T触发器的逻辑仿真结果

4.4 同步T触发器

4.4.1 同步T触发器的逻辑符号

4.4.2 同步T触发器的Verilog-HDL描述

4.4.3 同步T触发器的逻辑仿真结果

4.5 同步D触发器

4.5.1 同步D触发器的逻辑符号

4.5.2 同步D触发器的Verilog-HDL描述

4.5.3 同步D触发器的逻辑仿真结果

4.6 带有复位端的同步D触发器

4.6.1 带有复位端的同步D触发器的逻辑符号

4.6.2 带有复位端的同步D触发器的Verilog-HDL描述

4.6.3 带有复位端的同步D触发器的逻辑仿真结果

4.7 同步JK触发器

4.7.1 同步JK触发器的逻辑符号

4.7.2 同步JK触发器的Verilog-HDL描述

4.7.3 同步JK触发器的逻辑仿真结果

第5章 时序逻辑电路

5.1 寄存器

5.1.1 寄存器的组成原理

5.1.2 寄存器的Verilog-HDL描述

5.1.3 寄存器的逻辑仿真结果

5.2 移位寄存器

5.2.1 串行输入／并行输出移位寄存器的组成原理

5.2.2 并行输入／串行输出移位寄存器的组成原理

5.2.3 移位寄存器的Verilog-HDL描述

5.2.4 移位寄存器的逻辑仿真结果

5.3 计数器

5.3.1 二进制非同步计数器

5.3.2 四进制非同步计数器

5.3.3 下降沿触发型计数器及2N进制非同步计数器的组成原理

5.3.4 非同步计数器的Verilog-HDL描述

5.3.5 多层次结构的Verilog-HDL设计

5.3.6 非同步计数器的逻辑仿真结果

5.3.7 四进制同步计数器

5.3.8 四进制同步计数器的Verilog-HDL描述

5.3.9 任意进制同步计数器的Verilog-HDL描述

5.3.10 同步计数器的逻辑仿真结果

第6章 硬件开发应具备的条件

6.1 贴片元件的手工焊接

6.1.1 什么是贴片元件？

6.1.2 为什么要采用贴片元件？

6.1.3 如何进行贴片元件的手工焊接？

6.2 一些常用贴片元件的封装

6.2.1 贴片电阻

6.2.2 贴片电容

6.2.3 贴片三极管

6.2.4 贴片集成电阻

6.2.5 贴片集成电路

6.3 硬件开发应具备的工具和材料

6.3.1 必备的工具和材料

6.3.2 更方便工作的工具和材料

6.4 硬件开发应具备的仪器仪表

6.4.1 必备的仪器仪表

6.4.2 更方便工作的仪器仪表

6.5 硬件开发应具备的基本常识

6.5.1 常用电路符号的表示方法

6.5.2 电子电路的基本单位

6.5.3 逻辑门的正确描述法

6.5.4 其他知识

第7章 数字电路系统的实用设计

7.1 简单的可编程单脉冲发生器

7.1.1 由系统功能描述时序关系

7.1.2 流程图的设计

7.1.3 系统功能描述

7.1.4 逻辑框图

7.1.5 延时模块的详细描述及仿真

7.1.6 功能模块Verilog-HDL描述的模块化方法

7.1.7 输入检测模块的详细描述及仿真

7.1.8 计数模块的详细描述

7.1.9 可编程单脉冲发生器的系统仿真

7.1.10 电路设计中常用的几个有关名词

7.2 脉冲计数

7.2.1 脉冲计数器的设计

7.2.2 parameter的使用方法

7.2.3 repeat循环语句的使用方法

7.2.4 系统函数$random的使用方法

7.2.5 特定脉冲序列的发生

7.3 脉冲频率的测量

7.3.1 脉冲频率测量的原理

7.3.2 频率测量模块的设计

7.3.3 while循环语句的使用方法

7.4 脉冲周期的测量

7.4.1 脉冲周期测量的原理

7.4.2 周期测量模块的设计（一）

7.4.3 forever循环语句的使用方法

7.4.4 disable禁止语句的使用方法

7.4.5 周期测量模块的设计（二）

7.4.6 两种周期测量模块设计的对比

7.5 脉冲高电平和低电平持续时间的测量

7.5.1 脉冲高电平和低电平持续时间测量的工作原理

7.5.2 高低电平持续时间测量模块的设计

7.5.3 改进型高低电平持续时间测量模块的设计

7.5.4 begin声明语句的使用方法

7.5.5 initial语句和always语句的使用方法

第8章 实用设计与工程制作

8.1 手脉单脉冲发生器

8.1.1 手脉单脉冲发生器的功能描述及系统构建

8.1.2 输入检测模块的设计与实现

8.1.3 计数模块的设计与实现

8.1.4 时标信号发生模块的实现

8.1.5 手脉单脉冲发生器的硬件实现

8.2 手脉脉冲串发生器

8.2.1 手脉脉冲串发生器的功能描述及系统构建

8.2.2 反馈模块的设计与实现

8.2.3 手脉脉冲串发生器的硬件实现

8.3 手脉有效沿和转向识别

8.3.1 手脉有效沿和转向识别模块的功能描述

8.3.2 手脉有效沿和转向识别模块的设计与仿真

8.3.3 手脉有效沿和转向识别模块的硬件实现

8.4 手脉脉冲串计数器

8.4.1 手脉脉冲串计数器的功能描述及系统构建

8.4.2 计数模块的设计与仿真实现

8.4.3 手脉脉冲串计数器的仿真实现

8.5 具有LCD显示单元的手脉脉冲串计数器

8.5.1 LCD显示单元的工作原理

8.5.2 系统硬件实现

8.6 频率可调的方波发生器

8.6.1 频率可调的方波发生器的功能描述及系统构建

8.6.2 分频模块的设计与实现

8.6.3 频率可调的方波发生器的Verilog-HDL描述

8.6.4 频率可调的方波发生器的硬件实现

8.7 脉宽可调的方波发生器

8.7.1 脉宽可调的方波发生器的功能描述及系统构建

8.7.2 高电平持续时间调节模块的设计与实现

8.7.3 PWM发生器的Verilog-HDL描述

8.7.4 PWM发生器的硬件实现

8.8 电动窗帘的控制

8.8.1 电动窗帘控制系统的设计原理

8.8.2 FPGA控制电机驱动系统的仿真实现

8.8.3 FPGA控制电机驱动系统的硬件测试

8.9 基于FPGA-IP核的正弦波发生器

8.9.1 系统设计与时序分析

8.9.2 分频模块的详细描述

8.9.3 寻址模块的详细描述

8.9.4 数据存储模块的详细描述

8.9.5 正弦波发生器的Verilog-HDL描述

8.9.6 正弦波发生器的硬件实现

8.10 具有数码管显示单元的A/D转换系统

8.10.1 A/D转换系统的功能描述

8.10.2 A/D采样时钟发生模块

8.10.3 数码管显示模块

8.10.4 A/D转换系统的Verilog-HDL描述

8.10.5 A/D转换系统的硬件实现

8.11 串口通信

8.11.1 串口接收模块的设计与实现

8.11.2 串口发送模块的设计与实现

8.11.3 串口通信的硬件实现

8.12 磁致伸缩位移传感器数据采集系统的应用设计与开发

8.12.1 磁致伸缩位移传感器数据采集系统的构建

8.12.2 1μs单脉冲输出模块的设计与实现

8.12.3 信号处理模块的设计与实现

8.12.4 串口发送部分的设计与实现

8.12.5 系统集成及功能实现

参考文献