第1章 EDA技术概述

1.1 EDA技术及其发展

1.2 EDA技术实现目标

1.3 硬件描述语言

1.4 HDL综合

1.5 自顶向下的设计技术

1.6 EDA技术的优势

1.7 EDA设计流程

1.7.1 设计输入（原理图/HDL文本编辑）

1.7.2 综合

1.7.3 适配

1.7.4 时序仿真与功能仿真、静态时序分析

1.7.5 编程下载

1.7.6 硬件测试

1.8 ASIC及其设计流程

1.8.1 ASIC设计简介

1.8.2 ASIC设计一般流程简述

1.9 常用EDA工具

1.9.1 设计输入编辑器

1.9.2 HDL综合器

1.9.3 仿真器与时序分析器

1.9.4 适配器

1.9.5 下载器

1.10 Quartus概述

1.11 IP核

1.12 EDA技术发展趋势管窥

习题

第2章 FPGA与CPLD的结构原理

2.1 PLD概述

2.1.1 PLD的发展历程

2.1.2 PLD分类

2.2 简单PLD结构原理

2.2.1 逻辑元件符号表示

2.2.2 PROM结构原理

2.2.3 PLA结构原理

2.2.4 PAL结构原理

2.2.5 GAL结构原理

2.3 CPLD的结构原理

2.4 FPGA的结构原理

2.4.1 查找表逻辑结构

2.4.2 Cyclone 4E/10LP系列器件的结构

2.4.3 Cyclone 10GX系列器件的结构

2.4.4 内嵌Flash的FPGA器件

2.5 硬件测试

2.5.1 内部逻辑测试

2.5.2 JTAG边界扫描

2.6 PLD产品概述

2.6.1 Intel（原Altera）公司的PLD器件

2.6.2 Lattice公司的PLD器件

2.6.3 Xilinx公司的PLD器件

2.6.4 MicroChip（原MicroSemi）公司的PLD器件

2.6.5 Intel公司的FPGA配置方式与配置器件

2.6.6 国产FPGA器件

2.7 CPLD/FPGA的编程与配置

2.7.1 CPLD在系统编程

2.7.2 FPGA配置方式

2.7.3 FPGA专用配置器件

2.7.4 使用单片机配置FPGA

习题

第3章 组合电路的Verilog设计

3.1 半加器电路的Verilog描述

3.2 多路选择器的Verilog描述

3.2.1 4选1多路选择器及case语句表述方式

3.2.2 4选1多路选择器及assign语句表述方式

3.2.3 4选1多路选择器及条件赋值语句表述方式

3.2.4 4选1多路选择器及条件语句表述方式

3.3 Verilog加法器设计

3.3.1 全加器设计及例化语句应用

3.3.2 8位加法器设计及算术操作符应用

3.3.3 算术运算操作符

3.3.4 BCD码加法器设计

3.4 组合逻辑乘法器设计

3.4.1 参数定义关键词parameter和localparam

3.4.2 整数型寄存器类型定义

3.4.3 for语句用法

3.4.4 移位操作符及其用法

3.4.5 两则乘法器设计示例

3.4.6 repeat语句用法

3.4.7 while语句用法

3.4.8 parameter的参数传递功能

3.5 RTL概念

习题

第4章 时序仿真与硬件实现

4.1 Verilog程序输入和编译

4.1.1 编辑和输入设计文件

4.1.2 创建工程

4.1.3 全程编译前约束项目设置

4.1.4 全程综合与编译

4.1.5 RTL图观察器应用

4.2 仿真测试

4.3 引脚锁定与硬件测试

4.3.1 引脚锁定

4.3.2 编译文件下载

4.3.3 JTAG间接编程模式

4.3.4 USB-Blaster驱动程序安装方法

4.4 电路原理图设计流程

4.5 HDL版本设置及Analysis ＆ Synthesis功能

4.6 利用属性表述实现引脚锁定

4.7 keep属性应用

4.8 SignalProbe使用方法

习题

实验与设计

4-1 多路选择器设计实验

4-2 8位加法器设计实验

4-3 8位硬件乘法器设计实验

4-4 十六进制7段数码显示译码器设计

第5章 时序电路的Verilog设计

5.1 基本时序元件的Verilog表述

5.1.1 基本D触发器

5.1.2 含异步复位和时钟使能的D触发器

5.1.3 含同步复位控制的D触发器

5.1.4 基本锁存器

5.1.5 含清0控制的锁存器

5.1.6 异步时序电路的Verilog表述特点

5.1.7 时钟过程表述的特点和规律

5.2 二进制计数器的Verilog表述

5.2.1 简单加法计数器

5.2.2 实用加法计数器设计

5.3 移位寄存器的Verilog表述与设计

5.3.1 含同步预置功能的移位寄存器设计

5.3.2 使用移位操作符设计移位寄存器

5.4 自动预置型计数器设计

5.4.1 同步加载计数器

5.4.2 异步加载计数器

5.4.3 异步清0加载计数器

5.4.4 同步清0加载计数器

5.5 时序电路硬件设计与仿真示例

5.5.1 编辑电路、创建工程和仿真测试

5.5.2 FPGA硬件测试

5.6 SignalTap Ⅱ的使用方法

5.7 编辑SignalTap Ⅱ的触发信号

习题

实验与设计

5-1 计数器设计实验

5-2 数码扫描显示电路设计

5-3 高速硬件除法器设计

5-4 不同类型的移位寄存器设计

5-5 模可控计数器设计

5-6 移位相加型8位硬件乘法器设计

5-7 半整数与奇数分频器设计

5-8 基于Verilog代码的频率计设计

5-9 VGA彩条信号显示控制电路设计

第6章 宏功能模块应用及相关语法

6.1 计数器LPM模块调用示例

6.1.1 计数器模块文本的调用

6.1.2 LPM计数器代码与参数传递语句应用

6.1.3 创建工程与仿真测试

6.2 利用属性控制乘法器的构建

6.3 LPM随机存储器的设置和调用

6.3.1 存储器初始化文件

6.3.2 LPM RAM的设置和调用

6.3.3 仿真测试RAM宏模块

6.3.4 存储器的Verilog代码描述

6.3.5 存储器设计的结构控制

6.4 LPM ROM的定制和使用示例

6.4.1 简易正弦信号发生器设计

6.4.2 正弦信号发生器硬件实现和测试

6.5 在系统存储器数据读写编辑器应用

6.6 LPM嵌入式锁相环调用

6.6.1 建立嵌入式锁相环元件

6.6.2 测试锁相环

6.7 In-System Sources and Probes Editor使用方法

6.8 NCO核数控振荡器使用方法

6.9 FIR核使用方法

6.10 DDS实现原理与应用

6.10.1 DDS原理

6.10.2 DDS信号发生器设计示例

习题

实验与设计

6-1 查表式硬件运算器设计

6-2 正弦信号发生器设计

6-3 DDS正弦信号发生器设计

6-4 简易数据采集系统设计

6-5 移相信号发生器设计

6-6 16位×16位高速硬件乘法器设计

6-7 乐曲硬件演奏电路设计

第7章 MCU与FPGA片上系统开发

7.1 FPGA扩展MCU开发技术

7.1.1 FPGA扩展方案及其系统设计技术

7.1.2 基于单片机IP软核的SOC设计方案

7.2 基于单片机核的FPGA片上系统设计

实验与设计

7-1 脉宽/占空比/等精度频率多功能测试仪设计

第8章 Verilog HDL深入

8.1 过程中的两类赋值语句

8.1.1 未指定延时的阻塞式赋值语句

8.1.2 指定了延时的阻塞式赋值

8.1.3 未指定延时的非阻塞式赋值

8.1.4 指定了延时的非阻塞式赋值

8.1.5 深入认识阻塞与非阻塞式赋值的特点

8.1.6 不同的赋初值方式导致不同综合结果的示例

8.2 过程语句归纳

8.2.1 过程语句应用总结

8.2.2 深入认识不完整条件语句与时序电路的关系

8.3 if语句归纳

8.3.1 if语句的一般表述形式

8.3.2 关注if语句中的条件指示

8.4 三态与双向端口设计

8.4.1 三态控制电路设计

8.4.2 双向端口设计

8.4.3 三态总线控制电路设计

8.5 Verilog系统设计优化

8.5.1 资源共享

8.5.2 逻辑优化

8.5.3 串行化

8.5.4 流水线设计

8.5.5 乒乓操作法

8.5.6 寄存器配平法

8.5.7 关键路径法

习题

实验与设计

8-1 4×4阵列键盘键信号检测电路设计

8-2 直流电机综合测控系统设计

8-3 采用流水线技术设计高速数字相关器

8-4 线性反馈移位寄存器设计

8-5 基于UART串口控制的模型电子琴设计

8-6 PS2键盘控制模型电子琴电路设计

第9章 Verilog Test Bench仿真与时序分析

9.1 Verilog HDL仿真流程

9.2 Verilog HDL Test Bench仿真

9.3 HDL仿真实例

9.4 Verilog系统任务和系统函数

9.4.1 系统任务和系统函数

9.4.2 预编译语句

9.5 延时模型

9.5.1 ＃延时和门延时

9.5.2 延时说明块

9.6 其他仿真语句

9.6.1 fork＿join块语句

9.6.2 wait语句

9.6.3 force语句和release语句

9.6.4 deassign语句

9.7 仿真激励信号的产生

9.8 Verilog数字系统仿真

习题

实验与设计

9-1 在ModelSim上对计数器的Test Bench进行仿真

9-2 在ModelSim上进行16位累加器设计仿真

第10章 Verilog状态机设计技术

10.1 Verilog状态机的一般形式

10.1.1 状态机的特点与优势

10.1.2 状态机的一般结构

10.1.3 初始控制与表述

10.2 Moore型状态机及其设计

10.2.1 多过程结构状态机

10.2.2 序列检测器及其状态机设计

10.3 Mealy型状态机设计

10.4 不同编码类型状态机

10.4.1 直接输出型编码

10.4.2 用宏定义语句定义状态编码

10.4.3 宏定义命令语句

10.4.4 顺序编码

10.4.5 一位热码编码

10.4.6 状态编码设置

10.5 异步有限状态机设计

10.6 安全状态机设计

10.6.1 状态导引法

10.6.2 状态编码监测法

10.6.3 借助EDA工具自动生成安全状态机

10.7 硬件数字技术排除毛刺

10.7.1 延时方式去毛刺

10.7.2 逻辑方式去毛刺

10.7.3 定时方式去毛刺

习题

实验与设计

10-1 序列检测器设计

10-2 ADC采样控制电路设计

10-3 数据采集模块设计

10-4 五功能智能逻辑笔设计

10-5 通用异步收发器UART设计

10-6 硬件消抖动电路设计

第11章 16位CPU创新设计

11.1 KX9016的结构与特色

11.2 KX9016基本硬件系统设计

11.2.1 单步节拍发生模块

11.2.2 ALU模块

11.2.3 比较器模块

11.2.4 基本寄存器与寄存器阵列组

11.2.5 移位器模块

11.2.6 程序与数据存储器模块

11.3 KX9016v 1指令系统设计

11.3.1 指令格式

11.3.2 指令操作码

11.3.3 软件程序设计实例

11.3.4 KX9016v1控制器设计

11.3.5 指令设计实例详解

11.4 KX9016的时序仿真与硬件测试

11.4.1 仿真与指令执行波形时序分析

11.4.2 CPU工作情况的硬件测试

11.5 KX9016应用程序设计实例和系统优化

11.5.1 乘法算法及其硬件实现

11.5.2 除法算法及其硬件实现

11.5.3 KX9016v 1的硬件系统优化

习题

实验与设计

11-1 16位CPU验证性设计综合实验

11-2 新指令设计及程序测试实验

11-3 16位CPU的优化设计与创新

11-4 CPU创新设计竞赛

第12章 Verilog知识拾遗

12.1 Verilog文字规则

12.2 数据类型

12.2.1 net网线类型

12.2.2 register寄存器类型

12.2.3 存储器类型

12.3 操作符

12.4 常用语句补充

12.4.1 initial过程语句使用示例

12.4.2 forever循环语句

12.4.3 编译指示语句

12.4.4 任务和函数语句

12.5 库元件和UDP用法介绍

12.5.1 Verilog原语库元件与用法

12.5.2 用户自定义原语UDP及用法示例

12.5.3 利用UDP元件设计多路选择器

12.5.4 用UDP表述D触发器

12.6 其他仿真语句

12.6.1 fork＿join块语句

12.6.2 wait语句

12.6.3 force语句和release语句

12.6.4 deassign语句

习题

实验与设计

12-1 SPWM脉宽调制控制系统设计

12-2 数字彩色液晶显示控制电路设计

12-3 串行ADC/DAC控制电路设计

12-4 AM幅度调制信号发生器设计

12-5 VGA简单图像显示控制模块设计

附录 EDA开发系统及相关软硬件

参考文献