第1章 MOSFET晶体管模型

1.1 MOSFET模型基础

1.1.1 半导体中的电子和空穴

1.1.2 两端口MOS结构

1.1.3 积累、耗尽、反型（以p型衬底为例）

1.1.4 两端口MOS的小信号等效电路（以p型衬底为例）

1.1.5 三端口MOS结构及统一的电荷控制模型

1.1.6 夹断电压

1.1.7 Pao-Sah I-V模型

1.1.8 电荷控制模型

1.1.9 阈值电压

1.2 面向设计应用的MOSFET模型

1.2.1 漏极电流的正向及反向分量

1.2.2 MOSFET晶体管直流特性

1.2.3 弱反型区与强反型区的MOSFET

1.2.4 小信号跨导

1.3 动态MOSFET模型

1.3.1 存储电荷

1.3.2 电容系数

1.3.3 非准静态小信号模型

1.3.4 准静态小信号模型

1.3.5 本征截止频率

1.4 MOSFET晶体管计算机模型和设计参数提取

1.4.1 基于阈值电压UT的MOSFET晶体管模型（BSIM3和BSIM4）

1.4.2 基于表面势的MOSFET晶体管模型（HiSIM、MM1和PSP）

1.4.3 HiSIM模型

1.4.4 MOS模型11

1.4.5 PSP模型

1.4.6 基于电荷的模型（ACM、EKV）

1.4.7 ACM模型

1.4.8 EKV模型

1.5 小结

第2章 集成电路EDA技术概述

2.1 EDA技术概述

2.2 集成电路设计方法和设计流程简介

2.2.1 半定制设计流程

2.2.2 全定制设计流程

2.3 主要的EDA厂商及其产品介绍

2.3.1 Cadence公司主要产品

2.3.2 Synopsys公司主要产品

2.3.3 Mentor Graphics公司主要产品

2.4 小结

第3章 模拟集成电路设计与仿真

3.1 Cadence Spectre概述

3.2 Spectre的仿真功能

3.3 Spectre操作指南

3.3.1 Spectre配置文件

3.3.2 Spectre运行窗口及其功能

3.3.3 设计库管理器

3.3.4 电路图编辑器

3.3.5 模拟设计环境

3.3.6 波形显示窗口

3.3.7 波形计算器

3.3.8 模拟器件库

3.4 低压差线性稳压器的设计与仿真

3.5 小结

第4章 模拟集成电路版图设计与验证

4.1 Virtuoso工作窗口

4.1.1 窗口标题显示栏

4.1.2 工作状态栏

4.1.3 菜单栏

4.1.4 图标菜单

4.1.5 设计区

4.1.6 光标和指针

4.1.7 鼠标工作状态

4.1.8 提示信息栏

4.1.9 版图层选择窗口

4.2 Virtuoso操作指南

4.2.1 创建矩形

4.2.2 创建多边形

4.2.3 创建路径

4.2.4 创建标识名

4.2.5 创建元件

4.2.6 创建接触孔

4.2.7 创建与圆形相关的图形

4.2.8 移动

4.2.9 复制

4.2.10 拉伸

4.2.11 删除

4.2.12 合并

4.2.13 选择和取消选择

4.2.14 改变版图层之间的关系

4.2.15 切割图形

4.2.16 旋转图形

4.2.17 属性查看

4.2.18 分离图形

4.3 Mentor Calibre版图验证软件

4.3.1 设计规则检查

4.3.2 版图与电路图一致性检查

4.3.3 寄生参数提取

4.4 运算放大器版图设计与验证实例

4.4.1 NMOS晶体管版图设计

4.4.2 运算放大器的版图设计与验证

4.5 小结

第5章 数字电路设计及仿真工具Modelsim

5.1 数字电路设计及仿真概述

5.2 数字电路设计方法

5.2.1 硬件描述语言Verilog的特点及规范

5.2.2 硬件描述语言Verilog的可综合设计

5.2.3 硬件描述语言设计实例

5.3 数字电路仿真工具Modelsim

5.3.1 Modelsim特点与应用

5.3.2 Modelsim基本使用

5.3.3 Modelsim的进阶使用

5.4 小结

第6章 数字逻辑综合

6.1 逻辑综合的基本概念

6.1.1 逻辑综合定义

6.1.2 逻辑综合步骤

6.2 逻辑综合工具Design Compiler

6.2.1 Design Compiler的功能

6.2.2 DC-Tcl工具语言

6.3 Design Compiler逻辑综合分析

6.3.1 DC设计配置

6.3.2 逻辑综合工艺库

6.3.3 Design Compiler的基本设计流程

6.4 静态时序分析及设计约束

6.4.1 静态时序分析

6.4.2 亚稳态

6.4.3 时钟的约束

6.4.4 输入输出路径的设计约束

6.4.5 组合逻辑路径的设计约束

6.4.6 时间预算设计

6.4.7 设计环境约束

6.4.8 多时钟同步设计约束

6.4.9 异步电路设计约束

6.4.10 多时钟系统的时序约束

6.5 综合实例分析

6.6 小结

第7章 物理层设计工具IC Compiler

7.1 IC Compiler（ICC）工具发展历史

7.2 IC Compiler（ICC）设计流程介绍

7.3 数据准备

7.3.1 设计数据

7.3.2 逻辑库数据

7.3.3 物理库数据

7.3.4 创建设计数据

7.4 布局规划

7.4.1 布局规划的目标

7.4.2 芯片结构介绍

7.4.3 布局规划的实现

7.5 电源规划

7.5.1 全局电源

7.5.2 电源环线

7.5.3 电源条线

7.5.4 各个单元的电源连接

7.5.5 电压降

7.6 布局

7.6.1 特殊单元的放置

7.6.2 标准单元的放置

7.6.3 扫描链重组

7.7 时钟树综合

7.7.1 时钟树综合的设置

7.7.2 时钟树综合

7.7.3 时钟树分析与优化

7.8 布线

7.8.1 布线前的检查

7.8.2 ICC布线步骤

7.8.3 特殊信号的布线

7.8.4 一般信号布线

7.9 芯片ECO与DFM

7.9.1 流片前ECO

7.9.2 流片后ECO

7.9.3 DFM

7.9.4 设计结果导出

7.10 小结

第8章 物理层设计工具Encounter

8.1 设计开始前的数据准备

8.1.1 设计数据准备

8.1.2 逻辑库数据准备

8.1.3 物理库数据准备

8.1.4 数据准备的流程与基本指令

8.2 布图规划与布局

8.2.1 输入/输出单元排布与布图规划

8.2.2 规划电源网络

8.2.3 标准单元的布局与优化

8.2.4 布图规划与布局流程及基本指令

8.3 时钟树综合

8.3.1 概述

8.3.2 时钟树设计

8.4 布线设计

8.4.1 NanoRoute

8.4.2 特殊布线设计

8.4.3 常规布线设计

8.4.4 布线的基本流程与优化设计

8.5 工程改变命令与可制造性设计

8.5.1 ECO指令设计

8.5.2 DFM的基本操作

8.6 小结